RISC-V Spec 阅读笔记 #1 —— Unprivileged ISA

Introduction

RISC-V 的目标可以说非常宏大、也非常务实，可以用这几个关键词来概括：完全 open、可实现、通用、模块化、可扩展。RISC-V 在定义时尽可能地规避了具体的实现细节（虽然 ISA 中有些设计是出于实现考虑的），所以这个 ISA 应该当成各种不同实现方案的统一软件可见接口，而非某种特定微架构实现的专属。整个手册分为两部分：

• Volume I: Unpriviledge ISA
• Volume II: Priviledge ISA

在设计这些 ISA 时都遵循了 “ 尽量移除对特定微架构依赖 ” 的原则，这样可以在简化 ISA 同时保证 implementation 最大程度的灵活性。

ISA 之所以叫架构，是因为它作为软硬件世界之间的桥梁，不仅仅包含了指令集，还需要包含很多其他内容，比如：

• 数据类型
• 存储模型
• 软件可见的处理器状态 GPR + CSR + PC
• 指令集
• 系统模型：状态 + 特权级别 + 中断 / 异常
• 外部接口： I/O + 管理

Hardware Platform Terminology

Software Execution Environment and Harts

RISC-V 程序的行为依赖于它的执行环境，EEI (Execution Environment Interface) 定义了下面这些内容：

• 程序的初始状态
• Hart 的数量和类型
• hart 支持的特权模式
• memory/IO 的访问及特性
• 每个 hart 支持的合法指令，即 ISA
• 中断和异常的处理方式

EEI 的典型例子有 Linux ABI (Application Binary Interface) 和 RISC-V SBI (Supervisor Binary Interface)。

EEI 的实现方式有多种：

• Hardware Thread：随着处理器技术的发展，现在的处理器已经突破了多核的概念，在单个核心中包含多个硬件线程的技术叫做硬件超线程 Hyper-threading，每个硬件线程有自己独立的 RF 等上下文资源，但是不同线程共享同一份运算资源，所以面积效率很高。
• Hart：为了区别多核，RISC-V 定义的术语，取 Hardware Thread 之意，包含自动取指和执行所涉及的硬件资源的统称。

• 一般软件的接口都比实际硬件接口更加抽象，因为 EEI 越抽象移植性就越好。通常 EEI 都是一层一层堆叠在一起的，上层的 EEI 依赖于下层的 EEI。
• hart 由 execution environment 提供，所以可能会出现 guest hart 数量比 host hart 数量多的情况，即时分复用。这种情况下，由 execution environment 确保每个 hart 行为正常，尤其是要支持 guest hart 抢占 host hart。

ISA Overview

RISCV ISA 由必选的 Base Integer ISA 和其他可选 ISA 组成，完整的子集列表直接看 spec 即可。其中必选的 base interger ISA 和以前的 RISC 处理器的 ISA 非常相似，只是去掉了分支延迟槽并支持了可选的变长编码。I 子集是一个精心设计过的针对工具链来说合理的最小化集合，基于它可以实现一个基本的软硬件 “ 骨架 ”，并进一步定制化。I 子集一共有 4 种形式，它们的区别在于 register 的位宽、register 的数量、寻址空间大小：

Memory

• 寻址范围是 \(2^{XLEN}\) Byte
• 1 word = 32bit(4Byte)；1 halfword = 16bit(2Byte)；1 doubleword = 64bit(8Byte)，1 quadword = 128bbit(16Byte)，和 XLEN 无关
• memory 地址是循环的，最大的地址溢出后自动回到 0 地址，硬件计算地址时以 \(2^{XLEN}\) 为模会自动忽略溢出即可
• 由 execution environment 将硬件资源映射到 hart 的地址空间中，通常地址空间被分成了不同段，如 memory、I/O device 等，每个段有自己的属性
• 多个 hart 的 memory 可以完全一样，也可以完全独立或部分重叠
• memory 访问可以分为 implicit 和 explicit 两类
  • implicit access：取指操作，没有对应的指令，硬件自动读取。这种类型的访问可以提前进行（比如 I$ 指令预取），当需要和 store 数据同步时必须用 fence 或 cache control 指令显式地同步
  • explicit access：load/store 指令的操作
• RISC-V 默认使用 RVWMO(RISC-V Weak Memory Ordering) 作为内存一致性模型，实现也可以选择约束更强的 TSO(Total Store Ordering) 模型

Base ISA Encoding

RISC-V 指令可以是变长的，但是所有 base ISA 都按照 16bit 对齐，即其指令长度都是 16bit 的倍数。

使用术语 IALIGN（单位为 bits）表示指令对齐约束，IALIGN 的取值只能是 16 或 32：base ISA 的 IALIGN 是 32，C 子集和其他扩展 ISA 可以是 16。

使用术语 ILEN（单位为 bits）表示实现支持的最大指令长度，它永远是 IALIGN 的整数倍。

Base ISA 既可以是大端模式，也可以是小端模式，但是指令存储一定是以 16bit 为单位的数据包的小端模式。

Exceptions, Traps, Interrupts

• Exception 表示指令执行中处理器本身出现异常情况而停止执行当前程序
• Interrupt 表示外部异步事件导致处理器停止执行当前程序，转而去完成其他事情，完成后再继续之前的程序
• trap 表示由 exception 或 interrput 导致的 CPU 控制权向 trap handler 的转移过程

4 种不同的 trap：

RV32I Base ISA

一共有 40 条指令，查询 reference card 即可。

Programmers' Model

RV32I 的 Unpriviledged state 分为两类：

• 通用寄存器 XRF：一共有 32 个，XLEN=32，其中 x0 为常数 0
• CSR：内部寄存器，专有的 12bit 地址编码空间

还有个特殊的 register：pc。

I 子集只涉及通用寄存器，CSR 寄存器在后面的 Zicsr 部分介绍。

RV32I 中没有定义 stack pointer 和 return address 寄存器，而是直接使用某个 XRF。标准的软件调用规范中指定了 x1 作为 return address，x2 保存 sp。遵守这个规范可以生成最小体积的代码。

Format

主要有 4 种格式：

• R (Register)
• I (Immediate)
• S (Store)
• U (Upper)

当 branch 或 jump 指令跳转的地址没有 4Byte 对齐时，会在 branch/jump 指令处产生 exception。当支持 16bit 指令时 (IALIGN = 16)，对齐约束放宽到 16 的倍数。

RISC-V 的指令格式是精心设计过的，目的就是为了简化硬件的译码电路：

• RV32I 的指令长度都是 32bit，按照 4Byte 对齐存储
• 所有指令中的 rs1, rs2, rd 都在固定位置
• 所有指令中的立即数都是按照有符号的方式扩展（除了 CSR 指令中的 5bit 立即数）
• 所有立即数都放在指令可用空间的最左边 bit 位置
• 所有立即数的符号位都在指令的固定位置 bit[31]

TODO：和蜂鸟总结的 dec 优势对比，查缺补漏

因为立即数的原因，所以有了另外两个变种格式：

• B (Branch) 类型：它和 S 一样都用 12bit 来编码立即数，唯一区别是 B 中的立即数是 S 中立即数的 2 倍，也就是说 S 中的 12bit 表示 imm[11:0]，而 B 中的 12bit 表示 imm[12:1]，而且这 12bit 在指令中的位置是精心设计过的，并不是简单移位
• J (Jump) 类型：它和 U 的关系也是类似的，唯一区别是 U 和 J 需要 shift 的 bit 位数不一样，同理，立即数的位置是精心设计过的，并不是简单填充

下面分类描述 I 子集的 40 条指令，大概可以分成 4 类：

Integer Computational Instructions

整数计算指令只有两类：

• I-type：register 和 immediate 相计算
• R-type：register 和 register 相计算

两类都会有 rd 寄存器来保存结果，rs 和 rd 都为 XRF，而且都不会产生算术异常。

注意：

• SLTIU 指令需要先对立即数进行符号位扩展，然后再当成无符号数来比较
• NOP 是伪指令，以 ADDI x0, x0, 0 的方式实现
• LUI 和 AUIPC 都是 U 类型的格式，用来组装一个 32it 数据，区别是 LUI 只做组装，而 AUIPC 完成组装后还会有一个额外的加法

Control Transfer Instructions

控制流相关的指令一共有两类，而且都没有 delay slot（延迟槽），如果跳转地址没有对齐，则会产生一个不对齐异常。

• 无条件跳转 jump
• 有条件分支 branch

因为 JAL 指令属于 J-type，所以它包含了 imm[20:1] bit，所以可以跳转的范围是 [-1MB, +1MB] 内。JAL 会把自己后面的指令地址 (pc+4) 存到 rd 中，方便跳回后继续执行。一般标准的软件调用惯例是 rd = x1 作为返回地址，x5 作为 alternate link register。

RAS 预测是高性能 IFU 中的常见功能，但是前提是要能准确区分出函数调用和返回，协议规定了 JAL 和 JALR 所使用的寄存器序号可以用来辅助 RAS 预测：

• 如果 JAL 的 rd=x1 或者是 rd=x5，那么就是函数调用，要把 rd 寄存器的值 push 进 RAS，保存返回地址
• 如果 JAL 的 rs=x1 或者是 rs=x5，那么就是函数调用返回，要从 RSA pop 出返回地址，用于 IFU 预测下一个地址

遵守协议的规定，compiler 和 core 配合就可以最大化地提高 RAS 的预测准确度。

所有的 branch 指令都是 B-type，所以它编码了 imm[12:1] bit，所以可以跳转的范围是 [-4KB, 4KB] 之间。

协议规定软件要假设硬件是 BTFN 算法的方式，依次进行优化，这样可以提高低端 CPU 的预测性能。不同于其他 ISA，RISC-V 规定无条件跳转必须使用 JAL(rd=x0)，而不能用条件设置为 true 的 branch 指令。因为 jump 指令要比 branch 的跳转范围大，而且不会污染条件 branch 的预测表。

Load and Store Instructions

RISC-V 是一个 load-store 体系结构，即只有 load/store 才可以访问 memory，计算指令只能和寄存器打交道，而且 RISC-V 的端序是 byte 地址不变的。

在一个端序是 byte 地址不变的系统中，有下列特性：如果某个 1 byte 的数据被 store 在某种端序的 memory 的某个地址中，那么从那个地址中 load 1 byte 数据返回的数据也是那个值。

• 小端系统：一个多 byte 数据，LSB 被存储在 memory 的低位地址，剩余数据的地址按照顺序递增，load 指令会把低位地址的数据搬运到 register 的 LSB 中
• 大端系统：一个多 byte 数据，MSB 被存储在 memory 的低位地中，剩余数据的地址按照顺序递减，load 指令会把高位地址的数据搬运到 register 的 LSB 中

RV32I 的地址空间是 32bit，按照 byte 地址访问，由 EEI 规定合法的地址段。无论端序如何，如果访问地址是天然对齐的，那么就不会产生任何异常，如果访问地址不是天然对齐的（访问数据量是 32bit，地址按照 4byte 对齐；访问数据量是 16bit，地址按照 2byte 对齐），那么具体行为取决于 EEI。EEI 可以允许非对齐访问，由硬件或者软件处理，也可以不允许非对齐访问，直接抛出异常。

即使实现了非对齐访问，在某些实现中可能性能很差；而且硬件处理非对齐访问时可能会将其拆分成多个子指令来处理，此时需要额外的同步机制来保证访问的原子性。

Memory Ordering Instructions

RISC-V 支持在一个单一的用户地址空间内运行多个 hart，每个 hart 都有自己的 pc 和 register，执行自己的指令流。而由 EEI 来完成 hart 的创建和管理。不同 hart 之间可以通过共享存储器来实现通信和同步，又因为 RISC-V 使用存储器松散一致性模型 RVWMO，所以需要 FENCE 指令来定义另外一个 hart 观测到本 hart 的指令执行顺序。从原则上讲，另外一个 hart 只能先观测到 FENCE 前的指令行为，然后才能观测到 FENCE 之后的指令行为，即 FENCE 像一道屏障一样，隔断了前后的指令流。

RISC-V 把数据存储器访问分为了 4 类：

• I：设备读 device-input
• O：设备写 device-output
• R：存储器读 device-read
• W：存储器写 device-write

配合前后的概念，所以可以实现很多种组合，达到非常精细的控制。

FENCE 的 fm 字段取值为 1000，predecessor = RW，successor = RW 时，为 FENCE.TSO 指令，效果为 predecessor 的 load 和 successor 所有 memory 操作保序，predecessor 的 store 和 successor 的所有 store 保序，但是并未规定 predecessor 中的 non-AMO store 和 successor 的 non-AMO load 之间保序。

FENCE.TSO 是 FENCE 的可选扩展，因为 FENCE 的基本定义要求忽略 I/O 和 memory 字段全局实现 fence，所以 FENCE.TSO 和 FENCE 是兼容的。

FENCE 中没有定义的字段 rs1 和 rd 是为了将来更细精度的扩展而保留的。为了保持前向兼容，硬件应该忽略这些 bit 位，同时软件应该将这些 bit 位设置为全 0。

Environment Call and Breakpoints

系统指令用来访问系统功能，可能会要求特权访问，全部是 I 类型的指令。大概可以分为两类：

• 原子性地 read-modify-write CSR 的指令
• 其他特权指令

ECALL 和 EBREAK 都向 EEI 会出发一条精确异常来请求复位。

• ECALL 用来向 EEI 发送服务请求，请求的参数则一般放在寄存器文件中
• EBREAK 用来把控制权转移给 debugger

HINT Instructions

HINT 指令一般用来给微架构传递性能提示。RV32I 给 HINT 预留了大量的编码空间，且全部用 rd = x0 的计算指令来表示。所以 HINT 和 NOP 类似，只会导致 pc 向前移动以及改变性能计数器，除此之外不会改变硬件架构中任何可见的状态。实现中直接把 HINT 忽略也是符合标准的。

Zifencei

这个子集只包含一条指令 FENCE.I，它可以实现对同一个 hart 的 instruction memory 的写指令和取指之间的显式的同步控制，目前这是确保 hart 内部 store 对 instruction fetch 可见的唯一标准机制。

这条指令用来同步一个 hart 的 data 和 instruction 之间的关系，如果没有这条指令，RISC-V 就无法保证后续的取值操作能观测到前序的 store 结果。因为 FENCE.I 只用来处理单个 hart 内部的关系，所以如果有多个 hart，为了保证某个 hart 的 store 结果可以被其他 hart 观测到，应该在 FENCE.I 之前先调用一条 FENCE 指令：

• step1：本 hart 完成 store 指令
• step2：本 hart 执行 fence 指令
• step3：本 hart 请求所有 hart 执行 fence.i 指令

RV32E

RV32E 是专门为嵌入式 Embedded 设计的 ISA，目前还是 draft 1.9 状态，它和 RV32I 的唯一区别就是把 register 的数量减少到了 16 个。

RV32E 的 ISA 和 RV32I 完全一样，但是因为 register 只有 16 个，所有指令中 index 的字段可以释放出几 bit，未来的标准指令扩展都不会用到这些字段，所以可以给自定义扩展指令来使用。

RV64I

RV64I 是 RV32I 的扩展。和 RV32I 的区别如下：

• XLEN 变成了 64，即 register 的位宽是 64bit。
• RV64I 的大部分指令的操作数位宽都是 XLEN bit，但是也有一些附加的指令来操作 32bit 的数，这些指令都在 opcode 后面加了 W 后缀来区分（W = word）。这些 *W 指令会忽略掉高 32bit 数据，产生的结果也只保留 32bit 结果，然后把它符号位扩展到 64bit 后保存在 register 中。

RV128I

目前还是 draft 1.7 状态，定义这个子 ISA 的目的就是为了支持更大的地址空间。

RV128I 在 RV64I 的基础上定义，就如同 RV64I 在 RV32I 上定义一样，保留了 *W 指令不变，只不过新增了如何在 128bit 寄存器中操作 64bit 的指令，用 *D 来表示。

Zicsr

RISC-V 专门定义了一组 (control and status register, CSR) 寄存器来记录配置和运行状态，这些寄存器是内部寄存器，使用专有的 12bit 地址编码空间。

只要程序中有指令会修改或者是行为受 CSR 影响，那么就会发生隐式或是显式的 CSR 访问。比如说，在某些修改或受 CSR 影响的指令执行完之后，后续修改 CSR 或受 CSR 影响的指令执行之前，会产生 CSR 访问。

• 对于一条带有 CSR 读的指令，在指令执行之前会先读回 CSR 的状态
• 对于一条带有 CSR 写的指令，在指令执行之后会更新 CSR 的状态

CSR 的访问是 weakly ordered，所以其他 hart 观测 CSR 的顺序可能和程序中的顺序不一样，特别是，CSR 和 memory 的访问没有顺序关系，除非 CSR 会修改访问 memory 指令的执行，或者是使用特权指令集中定义的 Memory-Ordering PMAs 做了明确的顺序要求。对于 FENCE 指令来说，CSR 读被当作设备输入 (I)，CSR 写被当作设备输出 (O)。

Counter

RISC-V 定义了 32 个 64bit 的 Unpriviledge 只读性能计数器和计时器，其中前 3 个有特定的含义：

可以通过一组非特权指令通过 0xC00-0xC1F 地址访问（高 32bit 可以用 0xC80-0xC9F 访问）这些计数器 / 计时器。

剩余的 29 个 CSR 名称为 hpmcounter3-hpmcounter31（hardware performance counter），它们作为可编程的计数器能针对某些事件进行计数，这些计数器可以通过特权指令来配置。

M Extension

把乘除法指令从 I 子集中分离出来，可以简化低端 core 的实现，或者对于那些乘除法不常出现的应用，用另外一个加速器来实现。

如果同时需要乘法结果的高低两部分，推荐使用下面的顺序，同时保证 rs1 和 rs2 的值和顺序不变，且 rdh != rs1 or rs2：

MULH[[S]U]  rdh,  rs1,  rs2
MUL         rdl,  rs1,  rs2

这样硬件实现时会把它们融合成一条指令来执行，只进行一次乘法。

同理，除法也可以按照类似的方法实现，硬件实现时只会进行一次除法：

DIV[U]  rdq,  rs1,  rs2
REM[U]  rdr,  rs1,  rs2

A Extension

A 子集包含了对 memory 进行原子性的 read-modify-write 操作的指令，目的是同步多个共享同一个 memory 空间的不同 hart。 A 指令支持 unordered, acquire, release, sequentially 等各种内存一致性模型，这些指令可以让 RISC-V 支持 RCsc 存储器一致性模型。

已知 base 子集使用的是 relaxed 模型，配合 FENCE 指令可以实现额外的顺序控制。但是为了更加高效地支持 release 模型，每个 A 指令都新增了两 bit：

• ac 字段：表明本指令是 acquire 访问（上锁），屏障了它之后的 memory 操作，即在它之后的 memory 访问必须要等到这条 A 指令结束后才能开始
• rl 字段：表明本指令是 release 访问（释放锁），屏蔽了它之前的 memory 操作，即它必须等前面的 memory 访问都结束了才能开始

如果两个字段都是 0, 则这条 A 指令没有任何附加的约束；如果两个字段都是 1，则这条 A 指令是 sequential 模型，只能在前序指令结束、后序指令开始前执行。

A 子集主要包含两大类指令：

• Atomic Memory Operations, AMO

  这些指令都是原子性的，也就是说读回数据和写回结果这段时间内这个地址不允许其他任何指令访问，也就是对这个地址 “ 上锁 ”。AMO 指令要求必须是对齐访问（32-bit 数据按照 4-byte 对齐；64-bit 数据要求按照 8-byte 对齐），否则会产生异常。

  Tip

  设计 AMO 指令的原因是在高度并行系统中它比 LR/SC 指令的伸缩性更好。对于简单实现，可以直接用 LR/SC 来等价实现 AMO；而对于一个复杂实现，可以在 memory 控制器中实现 AMO 指令，而且如果 rd = x0 时可以优化掉读 memory 的操作。

  AMO 可以用来实现 memory 中的 parallel reductions，还可以用来更新 I/O 设备映射出的寄存器（比如 setting, clearing, toggle 比他位）。

  通过设置 ac/rl 字段，AMO 可以用来高效地实现 C11/C++ 11 中的 atmic memory operations。虽然 FENCE R, RW 可以实现 acquire 效果，FENCE RW, W 可以实现 release 效果，但是和 AMO 比起来引入了不必要的额外约束，所以 AMO 实现更加高效。

  下面是一个自旋锁的例子，整个流程就是 test-and-test-and-set，先测试锁是否可获取，如果可以就尝试获取，尝试完了测试是否获取成功，获取成功了就开始执行核心代码，核心代码执行完后再释放锁。

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  li t0, 1 # initialize swap value again: lw t1, (a0) # load lock, lock is stored in a0 address bnez t1, again # check if lock is held amoswap.w.aq t1, t0, (a0) # attempt to acquire lock bnez t1, again # check agian # ... # critical section. # ... amoswap.w.r1 x0, x0, (a0) # release lock

• Load-Reserved/Store-Conditional, LR/SC

  和 ARM 中的 Load-Exclusive/Store-Exclusive 类似。

RVWMO Model

F Extension

TODO

D Extension

TODO

Extending RISC-V

ISA Extension Naming Conventions